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accueil accueil les hdl historique et usages niveaux de description la simulation exercices verilog introduction exemples types de donnes verilog structurel verilog comportemental synthse, simulation vhdl systemc introduction exemples rels types de donnes interfaces, ports, canaux, modules evnements, processus simulation outils outils tutorial modelsim introduction license license d'utilisation de ce document : prambule un langage de description de matriel (hardware description language, hdl) est une instance d'une classe de langage informatique ayant pour but la description formelle d'un systme lectronique. il peut gnralement : dcrire le fonctionnement du circuit, dcrire sa structure, et servir vrifier sa fonctionnalit par simulation ou preuve formelle. un hdl est une reprsentation textuelle d'un comportement temporel ou d'une structure d'un circuit. en comparaison avec un langage de programmation classique, la syntaxe et la smantique des hdl inclut des notations pour exprimer la concurence et le temps, qui sont les principaux attributs du matriel. les classes de langages dont la seule caractristique est de dcrire un circuit par une hirarchie de blocs interconnects est appele une netlist. le but des hdl est double : la simulation l'un des objectifs des hdl est d'aboutir une reprsentation excutable d'un circuit, soit sous forme autonome, soit l'aide d'un programme externe appel simulateur. cette forme excutable comporte une description du circuit simuler, un gnrateur de stimuli (vecteurs de test), ainsi que le dispositif implmentant la smantique du langage et l'coulement du temps. il existe deux types de simulateurs, temps discret, gnralement pour le numrique, et temps continu pour l'analogique. des hdl existent pour ces deux types de simulations. la synthse en n'utilisant qu'un sous-ensemble d'un hdl, un programme spcial appel synthtiseur peut transformer une description de circuit en une netlist de portes logiques ayant le mme comportement que le circuit de dpart. le sous-ensemble du langage utilis ce propos est alors dit synthtisable. la smantique synthtisable ignore typiquement toutes les constructions ayant un rapport avec le temps. il existe un grand nombre de hdl, les principaux tant : verilog vhdl systemc , sur-ensemble de c++ possdant des classes spciales pour modliser le matriel, et incluant un moteur de simulation. pour l'instant, sa synthse n'est pas facile. confluence, langage dclaratif gpl pouvant gnrer du verilog, du vhdl, des modles excutables en c et des modles de vrification formelle. abel ("advanced boolean expression language", un langage propritaire dvelopp par data i/o corporation, maintenant posss par lattice). ahdl (altera hdl, langage propritaire d'altera pour la programmation de leurs fpga). cupl (langage propritaire de logical devices, inc.). vhdl-ams : extension de vhdl destine aux circuits analogiques ou mixtes. ... back to top le cours l'objectif de ce cours en ligne est de : prsenter les principes de bases des langages de decription de matriel (hdl, hardware description languages) enseigner les bases de trois d'entre eux verilog vhdl (partie non maintenue) systemc pour vous permettre d'crire du code hdl simulable ou synthtisable, correct et soign ce cours n'est pas seulement un texte lire, comme on lirait un article de journal. il ncessite de l'attention et un travail de rflexion et d'approfondissement, similaires ceux fournis lors de l'tude d'un polycopi. on commencera ce cours par la partie sur les hdl , pour poursuivre par celle du langage tudier proprement dit (verilog, vhdl ou systemc). les enseignants sont l pour vous aider, vous expliquer ce qui ne vous semble pas clair, corriger les exercices, ... n'hsitez donc pas leur poser toute question qui vous semblera utile. back to top alexis polti, comelec 2005-2014

Informations Whois

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